在5月25日举办的2026世界电路与体系研讨会上,华为公司董事、半导体业务部总裁何庭波在宗旨讲演中初次提出半导体全新演进途径——“韬(τ)规律”。

  华为何庭波宣布题为“半导体新途径探究与实践”的宗旨讲演。图片来自:华为官网

  据了解,根据该规律,华为6年来已成功规划并量产381款芯片。估计到2031年,根据该规律的高端芯片晶体管密度方针,将到达1.4纳米芯片制程(衡量芯片晶体管精密度的方针)的平等水平。

  何为韬规律?这一规律关于半导体工业意味着什么?科技日报记者就此采访了有关专家。

  1965年,英特尔联合创始人戈登·摩尔提出,芯片上的晶体管数量大约每两年翻一倍。其本质在于经过不断缩小晶体管尺度,在相同面积内集成更多晶体管,然后推进功能进步与本钱下降。

  曩昔几十年间,芯片制程从90纳米、28纳米一路演进到3纳米乃至2纳米,半导体工业根本沿着“几许缩微”的途径继续开展。但随着先进制程不断迫临物理极限,这一途径正面对多重应战:一方面,晶体管尺度迫临物理极限;另一方面,先进制程的本钱、功耗与工艺复杂度快速上升,功能进步的边沿收益逐渐放缓,摩尔规律呈现“见顶”之忧。

  在物理学和电子学中,时刻常数τ一般用于描绘电路中的时刻推迟与电阻、电容特性。环绕下降时延、优化数据流、进步互连功率等方向,相关研讨已堆集多年。

  何庭波以为,未来芯片功能的进步,将不再仅依靠于更先进的制程,还可以终究靠下降体系中的时刻本钱——包含信号传达、内存拜访、互连与同步推迟等,完成功能、能效与晶体管密度的继续进步。

  因而,从本质上看,韬规律以τ这一跨层级功能方针为中心,经过在器材、电路、芯片、体系全栈继续紧缩一致的“时刻本钱”,完成全体功能跃迁。

  “该规律中心打破,是重构了半导体职业沿袭50余年的摩尔规律演进范式。”上海交通大学集成电路学院教授周健军和记者说,“技能开展不再局限于缩小器材几许尺度以进步晶体管密度,转而以时刻常数τ为中心物理锚点,展开全维度协同优化。”

  环绕韬规律,华为提出“τ缩微”(时刻缩微)概念,即在器材、电路、芯片和体系各层级,均界说一个特征时刻常数,并以其减缩作为一致优化方针。

  一起,“逻辑折叠”作为一种规划办法论被提出。该办法经过将数字、模拟与存储电路在笔直方向进行有源层堆叠,在三维空间内重构电路布局,以缩短要害途径、下降互连推迟,并在功能、功耗与面积之间完成协同优化。

  何庭波在宣布于中国科学院科技论文预发布渠道的论文中指出:“τ缩微以时刻自身而非晶体管面积作为衡量前进的首要方针”。论文提出,未来10年,电子体系的演进应由时刻缩微来引导,而非几许缩微。

  而根据这一结构,半导体工业的演进将从晶体管工艺转向器材、架构、软件、体系全栈协同,从“芯片能做多小”转向“核算能有多快、体系呼应能有多及时”。

  何庭波介绍,韬规律已构建贯穿器材、电路、芯片到体系层面的多层级协同优化体系。例如,在电路层面,经过逻辑折叠技能打破传统平面布局的物理鸿沟,缩短要害途径的走线长度并大大下降信号传达的电阻和电容负载,完成晶体管密度和电路功能的大幅度的进步;在芯片层面,经过全栈软硬芯协同规划,根据实践在做的作业负载完成指令流和数据流的细粒度操控,进步体系级功率,下降端到端执行时刻。

  “将于秋季问世的‘麒麟芯片2026’是逻辑折叠技能的初次成功施行,它根据全新的自在逻辑规划理念,由单层扩展至双层,并完成晶体管密度等方针的大幅度的进步。”何庭波泄漏,诸如此类的很多立异,会逐渐落地到2027年及之后的量产芯片中。

  展望未来,她估计,到2031年,根据韬规律的高端芯片晶体管密度将到达1.4纳米制程的平等水平。

  在周健军看来,韬规律拓荒出半导体工业全新演进途径,既重塑职业根底开展原则,也有用连续摩尔规律技能盈利。

  “这一理论对全球半导体技能迭代具有引领价值,一起为国内工业链供给全新开展指引:芯片制作不用过度依靠顶级光刻设备,先进封装的战略地位继续抬升;依托电路立异、架构改造与体系级优化,也可补偿工艺制程上的距离,打造高功能的芯片产品。”周健军说。

  不过,作为一种新提出的办法论,其在不同场景的适用性,以及与规划东西、工业生态的适配等,还需未来继续验证和优化。